pág. 629
pág. 636
pág. 642
A 2V 250 MHz VLIW Multimedia Processor
H. Takata, A. Mohri, Y. Shimazu, K. Nakakimura, K. Higashitani, T. Yoshida, A. Yamada, E. Holmann
pág. 651
5.4 GOPS, 81 GB/s Linear Array Architecture DSP
H. Okuda, K. Aoyama, M. Ohki, K. Seno, I. Kumata, M. Aikawa, H. Hanaki, A. Hashiguchi, M. Kurokawa, K. Nakamura
pág. 661
pág. 669
A Chip Set for Programmable Real-Time MPEG2 MP@ML Video Encoder
Y. Matsuura, A. Hanami, K. Ishihara, S. I. Nakagawa, T. Kasezawa, Y. Ajioka, A. Maeda, T. Matsumura, H. Segawa, S. Kumaki
pág. 680
pág. 695
pág. 702
Low Bit-rate Video Coding Using a DSP for Consumer Applications
H. Fujimoto, S. I. Kurohmaru, M. Matsuo, Y. Kohashi, M. Toujima, T. Yonezawa, K. Okamoto, Hiroshi Inoue, S. Iwasaki, T. Katsura
pág. 708
pág. 718
A Method for Design of Embedded Systems for Multimedia Applications
M. Mori, T. Kusuhara, H. Kimura, F. Suzuki, K. Seo, H. Koizumi, B. Shackleford
pág. 725
pág. 733
A 40-Gb/s 8 x 8 ATM Switch LSI Using 0.25-æm CMOS/SIMOX
J. I. Inoue, K. Yamakoshi, H. Sawada, M. Ino, S. Hino, Y. Sato, Y. Takei, Y. Ohtomo, S. Yasuda, M. Nogawa
pág. 737
R. Ariyoshi, T. Kitazume, N. Sugawa, T. Ogawara, S. Oda, S. Nomura, Y. Miyazawa, T. Nakao, M. Kuwahara, Y. Ohara
pág. 746
pág. 750
H. Heiuchi, Y. Nakazawa, M. Motomura, T. Koga, Y. Fujita, M. Hamada, T. Tanigawa, Y. Aimoto, T. Kimura, Y. Yabe
pág. 759
pág. 768
pág. 781
pág. 788
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