Generador de seqüències de test per circuits integrats NMOS

• Autores: Carles Ferrer, Jean Pierre Deschamps, Joan Oliver Malagelada, J. Carrabina, Elena Valderrama Vallès
• Localización: Questiió: Quaderns d'Estadística, Sistemes, Informatica i Investigació Operativa, ISSN 0210-8054, Vol. 11, Nº. 2, 1987, págs. 81-91
• Idioma: catalán
• Títulos paralelos:
  • Generador de secuencias de ensayo para circuitos integrados NMOS
  • Test pattern generator for NMOS integrated circuits
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• Resumen

  • El generador de secuencias de ensayo que se presenta en este artículo utiliza una descripción del circuito a nivel de transistor que representa las redes de transistores de enriquecimiento de las funciones lógicas NMOS mediante grafos no orientados. Para la generación de vectores de ensayo se emplea el algoritmo D, habiendo desarrollado un método enumerativo de búsqueda de caminos en la parte superior del grafo, a partir del camino mínimo que pasa por el flanco que representa el transistor afectado por el fallo.