Decodificador Turbo MAP de varias iteracciones

• Autores: Richard Chávez, Gabriel Gamarra, Mauricio Pardo
• Localización: Ingeniería y desarrollo: revista de la División de Ingeniería de la Universidad del Norte, ISSN 0122-3461, Nº. 20, 2006, págs. 106-124
• Idioma: español
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    Este artículo presenta la descripción de un decodificador Turbo usando algoritmos MAP en una FPGA mediante el uso de VHDL. El objetivo general de este trabajo se relaciona con lograr la síntesis física del algoritmo en términos de densidad lógica y velocidad de procesamiento y, con ello, mostrar la respuesta de dicho decodificador ante la variación de dos parámetros básicos, que son el número de iteraciones de decodificación y el tamaño de la trama de datos. Se analizan las opciones del algoritmo MAP y se exponen los resultados de síntesis obtenidos de la herramienta Quatrus II de Altera Corp. y se presentan curvas de rendimiento del decodificador bajo la influencia de un canal simulado donde la fuente de perturbación elegida es ruido blanco gaussiano aditivo. Finalmente, se presentan las conclusiones y recomendaciones derivadas del proyecto.

  • English

    This article presents the description of a Turbo decoder with MAP algorithm in an FPGA using VHDL. The main objetive is related with achieving the algorithm synthesis in terms of logic density and processing speed and with this, show the decoder¿s response to the variations of two basics parameters as the number of decoding iterations and the size of the data frames.The options of the MAP algorithm have been analysed and the results of the synthesis obtained with Quartus II are exposed as well as the performance curves of the decoder under the influence of Additive White Gaussian Noise. Finally, the conclusions and recommendations derived from the project are enunciated.