Gate-Level Register Relocation in Generalized Synchronous Framework for Clock Period Minimization

• Autores: Yukihide Kohira, Atsushi Takahashi
• Localización: IEICE transactions on fundamentals of electronics, communications and computer, ISSN 0916-8508, Vol. 90, Nº 4, 2007, págs. 800-807
• Idioma: inglés
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