All Digital Dividing Ratio Changeable PLL Using Delay Clock Pulse with Low Jitter

• Autores: Mitsutoshi Yahara
• Localización: IEICE transactions on fundamentals of electronics, communications and computer, ISSN 0916-8508, Vol. 89, Nº 6, 2006, págs. 1527-1532
• Idioma: inglés
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