A PVT Tolerant STM-16 Clock-and-Data Recovery LSI Using an On-Chip Loop-Gain Variation Compensation Architecture in 0.20-ìm CMOS/SOI

• Autores: Y. Ohtomo
• Localización: IEICE transactions on electronics, ISSN 0916-8524, Vol. 91, Nº 4, 2008, págs. 655-661
• Idioma: inglés
• Texto completo no disponible (Saber más ...)