Simple Design Formula for Parallel Plate Mode Suppression by Ground Via-Holes in Multi-Layered Packages

• Autores: T. Yuasa, T. Nishino, H. Oh Hashi
• Localización: IEICE transactions on electronics, ISSN 0916-8524, Vol. 88, Nº 7, 2005, pág. 1401
• Idioma: inglés
• Texto completo no disponible (Saber más ...)