Chip-Level Performance Improvement Using Triple Damascene Wiring Design Concept for the 0.13 mum CMOS Generation and Beyond

• Autores: K. Takeda, T. Tanaka, T. Takewaki, N. Oda, H. Kunishima, T. Kyouno
• Localización: IEICE transactions on electronics, ISSN 0916-8524, Vol. 89, Nº 11, 2006, págs. 1544-1550
• Idioma: inglés
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