High-Level Area/Delay/Power Estimation for Low Power System VLSIs with Gated Clocks

• Autores: Seiichi Noda
• Localización: IEICE transactions on fundamentals of electronics, communications and computer, ISSN 0916-8508, Vol. 85, Nº 4, 2002, págs. 827-834
• Idioma: inglés
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