Implementación del algoritmo Threefish-256 en hardware reconfigurable

• Nieto-Ramírez, Nathaly ^[2] ; Nieto-Londoño, Rubén Darío ^[1]
  1. [1] Ph.D. Investigador Grupo Arquitecturas Digitales y Microelectrónica Universidad del Valle Cali,
  2. [2] Ing. Electrónica, Investigador Grupo de Arquitecturas Digitales y Microelectrónica Universidad del Valle Cali,
• Localización: ITECKNE: Innovación e Investigación en Ingeniería, ISSN-e 2339-3483, ISSN 1692-1798, Vol. 11, Nº. 2, 2014, págs. 149-156
• Idioma: español
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• Resumen

  • En este artículo se presenta la descripción y los resultados de la implementación en hardware del algoritmo criptográfico Threefish en su proceso de cifrado. La implementación se realizó usando la arquitectura de ronda iterativa sobre la Field Programmable Gate Array (FPGA) Virtex-5 presente en el sistema de desarrollo XUPV5-LX110T. Los resultados posteriores al place and route muestran que el diseño Threefish-256 de ronda iterativa tiene un throughput de 551Mbps.