Resumen de Diseño de un Procesador de Guardia mediante EPLD's
Pedro Joaquín Gil Vicente, Juan José Serrano Martín, Ginés Benet Gilabert, J. R. Sánchez Sánchez
En el presente trabajo se aborda el diseño de un Procesador de Guardia (Watchdog Processor), mediante el uso de Circuitos Lógicos Programables del tipo EPLD's. Una de las técnicas de detección de errores a nivel de sistema [1] [2] [3] más utilizadas en Sistemas Tolerantes a Fallos (STF) con redundancia dinámica, es la de los Procesadores de Guardia (PG). Los metódos más habituales de detección de errorres mediante Procesadores de Guardia se basan en el Control del Flujo de Programa (CFP) del procesador principal, ya que proporciona la mayor cobertura en la detección de errores [1] [4]. El PG que se ha diseñado se basa en el mencionado método, con la técnica basada en la obtención de una firma (control por firma obtenida o derivada). Además, aporta nuevos sistemas de detección y de cálculo de las firmas (cheksum de precisión extendida), que hacen que la cobertura y el tiempo de latencia en la detección de errores sean mejores que en otros diseños. Se muestra su arquitectura y se describen en detalle sus registros e instrucciones. El diseño del procesador se ha realizado de forma modular, de forma que sea aplicable a varios procesadores principales cambiando solamente un bloque de interface.
