Sistema automático de generación y ensamblado de vectores de test para ASICS de muy alta complejidad

• Autores: M. J. Aguado Gómez, Fermín Calvo Torre, R. de Ugarte, J. L. Conesa
• Localización: VII Congreso de Diseño de Circuitos Integrados: 3, 4 y 5 de noviembre de 1992, Toledo, España : actas, 1992, págs. 319-324
• Idioma: español
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• Resumen

  • En este artículo se presenta un sistema integrado de generación y ensamblado de vectores de test para circuitos muy complejos (ha sido utilizado para generar test de circuitos diseñados en Telefónica I+D de más de medio millón de transistores). El sistema genera automáticamente las cadenas de scan, utilizando la estrategia de Diseño para Testabilidad de scan total, en la que se han introducido nuevas prestaciones para hacer más flexible la inserción de la circuitería de test. Además, este sistema se ha integrado en el entorno CAD de diseño utilizado en Telefónica I+D, soporta la librería completa del fabricante incluyendo macroceldas, y tiene capacidad de ensamblado de los vectores de test generados para el circuito, obteniendo el programa de test en formato Verilog o TSF (Test Specification Format) preparado para ser utilizado por el tester o por un simulador comercial También se presenta en el artículo la aplicación y resultados obtenidos para uno de los circuitos más complejos diseñados en Telefónica I+D