Low Area Implementation of the Advanced Encryption Standard with Counter Mode for System-On-Chip - FPGA

• Paz Penagos, Hernan ^[1] ; Paipilla Arenas, Arthur Stink ^[1] ; Ortiz Niño, Marco Andrés ^[1]
  1. [1] Universidad Escuela Colombiana de Ingenieria Julio Garavito
• Localización: Elektron: ciencia y tecnología en la electrónica de hoy, ISSN-e 2525-0159, Vol. 8, Nº. 2, 2024, págs. 71-76
• Idioma: inglés
• Títulos paralelos:
  • Implementación de un cifrado avanzado con modo contador para sistema en chip FPGA de área pequeña
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• Resumen
  • español

    La criptografía juega un papel crucial en la protección de la información en redes públicas. La implementación de AES con CTR en dispositivos SoC-FPGA de Xilinx, como Zynq 7000 y Kintex 7, busca mejorar la seguridad en dispositivos IoT y sistemas embebidos. El objetivo es garantizar la confidencialidad y disponibilidad de los datos en entornos conectados, priorizando un bajo uso de área, bajo consumo de energía y alto rendimiento. La implementación se realizó utilizando el lenguaje de descripción de hardware VHDL en Vivado 2019-2. Los resultados muestran la utilización de área para las implementaciones de AES y AES-CTR, con un rendimiento de 1.8 y 7.67 Gbps para Zynq 7000 y de 2.72 y 11.11 Gbps para Kintex 7; también se presentan para una clave de 128 bits y cuatro bloques CTR. Los genéricos en VHDL pueden configurarse para longitudes de 192 bits y 256 bits con diferentes tamaños de bloque. El IP implementado de AES-CTR mostró un comportamiento correcto para tamaños de clave de 128, 192 y 56 bits con cuatro bloques CTR. Un proceso de cifrado con tamaños de 192 y 256 bits requiere ciclos adicionales que afectan el rendimiento temporal y la utilización de hardware.

  • English

    Cryptography plays a crucial role in protecting information on public networks. The implementation of AES with CTR on Xilinx SoC-FPGA devices, such as Zynq 7000 and Kintex 7, aims to enhance security in IoT devices and embedded systems. The goal is to ensure data confidentiality and availability in connected environments, prioritizing low area usage, low power consumption, and high performance. Implementation was made using a Very High-Speed Integrated Circuit Hardware Description Language (VHDL) on Vivado 2019-2. The results show its area utilization for AES and AES-CTR implementations, with a throughput of 1.8 and 7.67 Gbps for Zynq 7000 and, 2.72 and 11.11 Gbps for Kintex 7; they are also presented for a 128-bits key size and four CTR blocks. VHDL generics can be configured to be 192-bit and 256-bit lengths with different block sizes. Implemented AES-CTR IP showed correct behavior for 128, 192, and 256 key sizes with four CTR blocks. A cipher process with sizes 192 and 256 requires additional cycles that affect the timing performance and hardware utilization.