Periodo de publicación recogido
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Design optimization of gate-silicided ESD NMOSFETs in a 45 nm bulk CMOS technology.
Daniel Álvarez González, K. Chatty, C. Russ, M.J. Abou-Khalil, J. Li, R. Gauthier, K. Esmark, R. Halbach, C. Seguin
Microelectronics reliability, ISSN 0026-2714, Vol. 49, Nº. 12, 2009, págs. 1417-1423
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