Periodo de publicación recogido
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A High-Performance/Low-Power On-Chip Memory-Path Architecture with Variable Cache-Line Size
K. Inoue, K. Kai, K. Murakami
IEICE transactions on electronics, ISSN 0916-8524, Vol. 83, Nº 11, 2000, págs. 1716-1723
High Bandwidth, Variable Line-Size Cache Architecture for Merged DRAM/Logic LSIs
K. Inoue, K. Kai, K. Murakami
IEICE transactions on electronics, ISSN 0916-8524, Vol. 81, Nº 9, 1998, pág. 1438
Evaluating Dram Refresh Architectures for Merged DRAM/Logic LSIs
T. Ohsawa, K. Kai, K. Murakami
IEICE transactions on electronics, ISSN 0916-8524, Vol. 81, Nº 9, 1998, pág. 1455
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