Periodo de publicación recogido
|
|
|
Effect of BIST Pretest on IC Defect Level
Yoshiyuki Nakamura, Jacob Savir, Hideo Fujiwara
IEICE transactions on information and systems, ISSN 0916-8532, Vol. 89, Nº 10, 2006, págs. 2626-2636
Defect Level vs. Yield and Fault Coverage in the Presence of an Unreliable BIST
Yoshiyuki Nakamura, Jacob Savir, Hideo Fujiwara
IEICE transactions on information and systems, ISSN 0916-8532, Vol. 88, Nº 6, 2005, págs. 1210-1216
Analog Circuit Test Using Transfer Function Coefficient Estimates
Z. Guo, Jacob Savir
IEICE transactions on information and systems, ISSN 0916-8532, Vol. 87, Nº 3, 2004, págs. 642-646
Esta página recoge referencias bibliográficas de materiales disponibles en los fondos de las Bibliotecas que participan en Dialnet. En ningún caso se trata de una página que recoja la producción bibliográfica de un autor de manera exhaustiva. Nos gustaría que los datos aparecieran de la manera más correcta posible, de manera que si detecta algún error en la información que facilitamos, puede hacernos llegar su Sugerencia / Errata.
© 2001-2025 Fundación Dialnet · Todos los derechos reservados