Contribuciones al diseño CMOS de excitadores y restauradores de nivel lógico de conmutación en sistemas e interconexiones de altas prestaciones

• Autores: José Carlos García Montesdeoca
• Directores de la Tesis: Juan Antonio Montiel Nelson (dir. tes.)
• Lectura: En la Universidad de Las Palmas de Gran Canaria ( España ) en 2009
• Idioma: español
• ISBN: 978-84-693-4201-5
• Tribunal Calificador de la Tesis: Roberto Sarmiento (presid.), Félix B. Tobajas Guerrero (secret.), Emilio Olías Ruiz (voc.), Andrés García-Alonso Montoya (voc.), Teresa Riesgo (voc.)
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  • Tesis en acceso abierto en: acceda
• Resumen

  • El retardo de un cable crece cuadráticamente con su longitud. El retardo de la señal en cables largos tiende a estar dominado por los efectos RC (resistencia-capacidad), y se está convirtiendo en un gran problema en las tecnologías modernas. Al mismo tiempo, el retardo medio de las puertas individuales disminuye. Por lo anterior, en el diseño de sistemas digitales, es un gran reto el llevar señales de un extremo a otro del chip, proporcionando una sincronización exacta entre ellas y un funcionamiento correcto del sistema. En este trabajo se contemplan aquellas técnicas que ayudan a sobrellevar el retardo impuesto por la resistencia del cable. La introducción de excitadores intermedios (repetidores) en la línea de interconexión es el método más popular para reducir el retardo de propagación en líneas largas. El retardo óptimo se obtiene cuando el retardo de los segmentos de cable se iguala al del excitador. Incluso con la inserción de excitadores el retardo del cable no puede reducirse por debajo de un mínimo determinado. La única táctica para afrontarlo es actuando sobre la arquitectura del sistema. En este sentido, parte del trabajo a realizar consiste en reducir el consumo de potencia y energía, optimizando la topología de los circuitos excitadores y restauradores CMOS de nivel lógico, tanto en las interconexiones como en circuitos electrónicos en los que son importantes las conmutaciones de señal. La tesis considera, principalmente, el consumo de potencia dinámica; consecuencia de la carga y descarga de capacidades, y corriente de cortocircuitos durante la conmutación. La potencia consumida en los circuitos que se abordan depende de los tiempos de subida y bajada de la entrada y la salida, del valor de la capacidad de carga, y del tamaño de los transistores. Por otra parte, esta potencia es proporcional al cuadrado de la tensión de alimentación, de aquí el interés por reducirla. Sin embargo, tal reducción conlleva pérdida de velocidad, especialmente cuando la tensión de alimentación sea menor o igual a la suma de las tensiones umbrales de los transistores. Con las aportaciones realizadas en esta tesis se resuelven algunos de los problemas, los más severos, debidos al efecto inverso del escalado de la tecnología en las interconexiones. Las aportaciones se centran en: 1. Diseño y análisis de excitadores lógicos de baja excursión de tensión 2. Diseño y análisis de restauradores de nivel lógico (receptores), conversión de baja a alta excursión de tensión 3. Diseño de excitadores lógicos y estudio de la técnica bootstrap 4. Diseño de excitadores lógicos y estudio de la técnica multi-path