Técnica de estimación de características físicas en síntesis de alto nivel

• Autores: Hortensia Mecha López
• Directores de la Tesis: María Milagros Fernández Centeno (dir. tes.)
• Lectura: En la Universidad Complutense de Madrid ( España ) en 1996
• Idioma: español
• Tribunal Calificador de la Tesis: Francisco Tirado Fernández (presid.), Román Hermida Correa (secret.), Mateo Valero Cortés (voc.), Emilio López Zapata (voc.), Pedro de Miguel Anasagasti (voc.)
• Materias:
  • Ciencias tecnológicas
    • Tecnología de los ordenadores
• Enlaces
  • Tesis en acceso abierto en: Docta Complutense
• Resumen

  • El objetivo principal de este trabajo de investigación es estudiar las influencias de las características físicas del ci sobre el área y retardo de los diseños obtenidos en un proceso de síntesis de alto nivel, y diseñar técnicas de estimación de dichas características, rápidas, precisas y fieles, para todas las fases de dicho proceso. El primer problema abordado, es la elaboración de una funcion para medir la calidad de los diseños obtenidos durante la asignación de hardware en un proceso de síntesis de alto nivel. Esta funcion debe ser una aproximación al área real del circuito, que a su vez es la suma del area de los módulos y de las interconexiones. Estas áreas dependen de la tecnología que se este utilizando, de la colocación de los módulos en el circuito final, y de como se realice el interconexionado de estos (tanto de las interconexiones internas de los módulos como de las externas). Por tanto, depende de las características físicas del ci y de las herramientas y tecnologías de diseño, y es necesario estimarlas. En todos los casos las estimaciones se necesitan realizar muchas veces durante un proceso de síntesis, y por tanto deben ser muy rápidas. Además deben ser lo suficientemente fieles para dirigir correctamente el proceso de asignación de hardware. En este trabajo se presenta un método de estimación de area que puede utilizarse durante las distintas fases de la síntesis, como en la preasignacion y en la asignación de hardware, y en la generación del hardware de control, y que es lo suficientemente rápido y fiel para dirigir el proceso de diseño correctamente, sin incrementar la complejidad de este.

    Como las influencias de las características físicas en el area del circuito, dependen de la tecnología de diseño utilizada, y el estudio para todas ellas es un trabajo de una extensión excesiva, se particulariza el estudio para celdas estándar. Sin embargo, muchas de las ideas propuestas pueden utilizarse para macroceldas y arrays de puertas. El segundo problema que se trata en este trabajo es la obtención de circuitos con un funcionamiento eléctrico correcto. Para este fin, es necesario considerar los retardos de los módulos e interconexiones, que a su vez dependen de la tecnología utilizada y de los algoritmos de colocación e interconexionado de módulos. El retardo del interconexionado es un dato que no se conoce hasta que no se ha generado el layout, y por tanto es necesario estimarlo. En este trabajo se presenta un algoritmo de selección del tiempo de ciclo que tiene en cuenta la biblioteca de módulos disponible, con información sobre los retardos de los módulos, y el retardo de las interconexiones, mediante estimaciones que consideran la tecnología utilizada y la forma de trabajo de los algoritmos de colocación e interconexionado de módulos. De esta forma, se asegura que los circuitos generados tienen un comportamiento eléctrico correcto. Además, para conseguir tiempos de ciclo óptimos, que permitan cumplir los objetivos del usuario en cuanto al area y tiempo de ejecución del circuito, se realiza un estudio global de la especificación dada y de la biblioteca de módulos.