Resumen de High performance integrated circuits for baseband signal processing in ultra low power receivers
En esta Tesis se proponen nuevas estrategias de diseño analógico para implementar receptores de comunicaciones inalámbricas de corto alcance de ultra bajo consumo. Como resultado final, este trabajo de investigación ofrece diferentes bloques básicos apropiados para receptores con arquitecturas Low-IF y Zero-IF que pueden ser utilizados en aplicaciones Bluetooth o ZigBee. La estructura de la tesis sigue un esquema de tres niveles: técnicas básicas a nivel de dispositivo, nuevos esquemas de circuito a nivel de celda y nuevos diseños a nivel de sistema.
A nivel de dispositivo, se han empleado transistores Floating-Gate (FG) y Quasi-Floating-Gate (QFG), así como transistores operando en triodo en configuraciones innovadoras.
Con respecto a las celdas propuestas, se han diseñado, haciendo uso de técnicas de baja potencia, tres nuevas topologías de multiplicador de capacidad y tres nuevos amplificadores operacionales en clase AB. Estos circuitos están bien adaptados a entornos de baja tensión y bajo consumo proporcionando implementaciones compactas y versátiles.
Utilizando estos esquemas propuestos y otras celdas básicas como transconductores en clase AB, comparadores o espejos de corriente en clase AB, se han diseñado algunos sistemas. Se propone un AGC completo con 16 niveles con un rango lineal-en-dB entre 0 y 35dB y compensación adaptativa. El sistema ofrece la característica de ancho de banda constante con independencia de la ganancia, utilizando una celda multiplicadora de capacidad. Además, se propone también un VGA de ancho de banda constante que utiliza la estructura Cherry-Hooper implementada a partir de un transconductor y un amplificador de transresistencia, operando ambos en clase AB gracias a técnicas QFG. Finalmente, se presenta la sección analógica de un detector de cruces por cero basado en combinadores lineales y limitadores. El detector puede emplearse en receptores Low-IF y Zero-IF. Todas las topologías propuestas han sido fabricadas utilizando una tecnología CMOS de de pozo N y doble polisilicio, proporcionando las correspondientes simulaciones y medidas experimentales que son analizadas para validar el funcionamiento de los circuitos.
