Esta Tesis Doctoral aporta una metodología y un entorno para la verificación y validación de sistemas integrados de última generación, basados en la exploración del espacio de diseño y la generación guiada mediante diversas métricas de cobertura.
El entorno desarrollado en C++ permite comprobar elementos sencillos, como son los módulos de lógica combinacional o secuencial, o tan complejos, como un sistema integrado de última generación; bien de forma automática o especificando casos críticos. La metodología y el entorno propuesto, son aplicados a las verificación de elementos en fase de desarrollo en cualquier nivel y donde existan descripciones hardware y/o software.
Con el objeto de reducir el número de vectores y el tiempo requerido para comprobar un sistema integrado, el entorno se complementan con diversas técnicas, heurísticas y deterministas, de generación de vectores guiados pro métricas de cobertura, basadas en potencia de consumo o ejercitación de rutas.
Se provee una metodología eficiente para explorar el espacio de diseño del sistema bajo verificación con el objeto de obtener una estimación del espacio de diseño no sólo se obtiene el retardo a anotar en cada funcionalidad, sino que se logra el rango de funcionamiento del conjunto de soluciones circuitales óptimas en retardo-área o retardo-potencia de consumo.
Tanto la metodología presentado como el entorno que la implementan ha sido utilizados ampliamente en la verificación de circuitos integrados comerciales y no comerciales. La consecución de dichos sistemas es una buena garantía de que el entorno de verificación funciona correctamente y que la metodología propuesta es práctica en la verificación de sistemas de integrados.
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