On the design of power- and energy-efficient functional units for vector processors
- Autores: Ivan Ratkovic
- Directores de la Tesis: Adrián Cristal Kestelman (dir. tes.), Mateo Valero Cortés (codir. tes.)
- Lectura: En la Universitat Politècnica de Catalunya (UPC) ( España ) en 2016
- Idioma: español
- Tribunal Calificador de la Tesis: Ramon Canal Corretger (presid.), Vladimir Subotic (secret.), Alper Buyuktosunoglu (voc.)
- Materias:
- Enlaces
- Tesis en acceso abierto en: UPCommons
- Resumen
Los procesadores vectoriales son una solución muy prometedora para dispositivos móviles y servidores debido a que inherentemente explotan el paralelismo a nivel de datoseficientemente en términos de energía. Aunque los procesadores vectoriales tuvieron éxito en el pasado en el campo de la computación de alto rendimiento, necesitan una readaptación significativa para el mercado móvil en el que están entrando ahora. Las unidades funcionales son elementos clave de diseños computacionalmente intensivos como las arquitecturas vectoriales, y tienen un impacto muy significativo en su rendimiento y consumo global. Por ello, se necesitan técnicas para bajo consumo, y una exploración del espacio de diseño específicas para las unidades funcionales de arquitecturas vectoriales novedosas.
Esta tesis presenta una exploración del espacio de diseño de las unidades vectoriales de suma y multiplicación entera. Examinamos las ventajas y los efectos secundarios de usar múltiples líneas vectoriales (vector lanes), y mostramos sus resultados en un amplio espectro de frecuencias para conseguir mejoras de rendimiento de manera eficiente respecto la energía. Como resultado final de nuestra exploración, derivamos puntos de diseño Pareto-óptimos y presentamos guías de diseño para seleccionar las unidades de vectoriales de suma y multiplicaciónmás apropiadas para diferentes tipos de procesadores vectoriales, según varios conjuntos de métricas de interés.
Para reducir el consumo de las unidades vectoriales para multiplicación y suma combinadas (Fusedmultiply-add) de coma flotante , realizamos un estudio exhaustivo para identificar, proponer y evaluar las técnicas de ahorro de consumo más apropiadas para estas unidades. Las técnicas estudiadas garantizan reducir la energía sin poner en riesgo el rendimiento. Nos centramos en oportunidades no exploradas anteriormente para aplicar clock-gating, en especial cuando la unidad está en modo de operación activo. Usando técnicas de clock-gating para máscaras vectoriales y múltiples vector lanes, conseguimos reducir el consumo hasta un 52%, asumiendo que la unidad funcional opera a pleno rendimiento. Entre otros hallazgos, observamos que las técnicas de clock-gating basadas en instrucciones vectoriales consiguen ahorrar consumo para todas las instrucciones vectoriales de coma flotante. Finalmente, cuando evaluamos todas las técnicas a la vez, la reducción de consumo llega hasta el 80%.
Proponemos una metodología que permite realizar esta investigación de manera completamente parametrizable y automática, usando dos tipos de aplicaciones de prueba, sintéticas y basadas en aplicaciones reales. Para esta investigación que interrelaciona el nivel de circuito y de arquitectura, presentamos marcos (frameworks) noveles con herramientas tanto a nivel de circuito como de arquitectura, simuladores y generadores, incluyendo las desarrolladas por nosotros. Nuestros frameworks incluyen parámetros tanto ligados al diseño (por ejemplo, el tipo de familia de un sumador) como a la arquitectura vectorial (por ejemplo, la longitud del vector).
Además, para determinar el proceso óptimo de estimación de los resultados, realizamos un análisis comparativo, usando la exploración del espacio de diseño como caso de estudio, de los procesos de estimación más usados actualmente: Physical layout Aware Synthesis (PAS) y Place and Route (PnR). Estudiamos y comparamos estimaciones post-PAS y post-PnR de las métricas de interés y el impacto de diversos parámetros de diseño y del factor de actividad de los valores de entrada.
