Síntesis arquitectónica a nivel de bit guiada por tiempos de llegada
- Autores: Rafael Ruiz Sautua
- Directores de la Tesis: M. Carmen Molina Prego (dir. tes.), José Manuel Mendías Cuadros (codir. tes.)
- Lectura: En la Universidad Complutense de Madrid ( España ) en 2007
- Idioma: español
- Tribunal Calificador de la Tesis: Daniel Mozos Muñoz (presid.), Hortensia Mecha López (secret.), José Ignacio Martínez Torre (voc.), Olga Peñalba Rodríguez (voc.), Carlos Carreras Vaquer (voc.)
- Materias:
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- Resumen
La presente tesis se enmarca dentro del ámbito del diseño automático a partir de especificaciones arquitectónicas, proponiéndose un conjunto de nuevas metodología de diseño para incrementar el rendimiento de los circuitos alcanzados.
Estas técnicas se basan en la divisibilidad de las operaciones y pueden aplicare con éxito a cualquier punto del proceso de diseño: a la optimización de las especificaciones conductuales, a la fase de planificación de operaciones de la síntesis de alto nivel o a la optimización de circuitos a nivel de transferencia entre registros. En todos los casos se han propuesto algoritmos que implementan dichas técnicas, obteniéndose resultados muy satisfactorios en cuanto al rendimiento de los circuitos, sin perjuicio del área ni del consumo de energía.
