Towards a predictable, high-performance instruction memory hierarchy in fixed-priority preemptive real-time systems
- Autores: Eugenio Tamura Morimitsu
- Directores de la Tesis: José Vicente Busquets Mataix (dir. tes.), Antonio Martí Campoy (dir. tes.)
- Lectura: En la Universitat Politècnica de València ( España ) en 2008
- Idioma: español
- Tribunal Calificador de la Tesis: Juan José Serrano Martín (presid.), Rafael Ors Carot (secret.), Manuel Pérez Malumbres (voc.), Ramón Puigjaner Trepat (voc.), Juan Antonio de la Puente Alfaro (voc.)
- Materias:
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- Resumen
Para disminuir la creciente brecha en velocidad que existe entre la potencia de cálculo de los elementos de proceso y el ancho de banda del subsistema de memoria, las arquitecturas de cálculo actuales hacen un uso extenso de las memorias 'cache', En un sistema de tiempo real con prioridades fijas y expulsiones, no sólo es importante el hecho de obtener resultados correctos; también es obligatorio satisfacer las restricciones temporales. Dado que el contenido de la memoria 'cache' depende de la evolución de la ejecución de todas las tareas en el sistema así como del orden en el cual éstas han sido planificadas, este comportamiento inherente de la memoria 'cache' conlleva a tiempos de ejecución impredecibles. Por lo tanto, extraer el máximo provecho de las memorias 'cache' mediante la explotación de su elevado ancho de banda (relativo a la memoria principal), representa un desafío para los diseñadores de sistemas de tiempo real, ya que la inclusión de las memorias 'cache' introduce problemas cuya resolución no es simple en el análisis de planificabilidad.
Con el fin de contribuir en la solución del problema de la impredicibilidad ocasionada al emplear memorias 'cache' en sistemas de tiempo real con prioridades fijas y expulsiones, esta tesis propone el empleo de una jerarquía de memoria basada en una Memoria de Estado de Bloqueo (LSM, por sus siglas en inglés), una novedosa jerarquía de memoria de instrucciones que es predecible por diseño. Esta ofrece un tiempo de latencia predecible y repetible gracias a un mecanismo circuital que permite discriminar qué bloques deben cargarse en la memoria 'cache' de instrucciones. Más aún, puesto que no se requiere hacer uso de 'software' para manipular explícitamente la jerarquía de memoria, este método de control automatizado para el almacenamiento por demanda, minimiza el tiempo total que una tarea permanece a la espera de instrucciones que provienen de la jerarquía de memoria.
En la jerarquía de
