Resumen de Técnicas de síntesis de alto nivel de sistemas digitales altamente testados
Víctor Manuel Fernández Solórzano
Conforme avanza la tecnología de sistemas electrónicos integrados, cada vez es mayor la presión del mercado por disponer de circuitos integrados con mayores prestaciones en un tiempo cada vez más corto. Un aspecto clave en la reducción del tiempo de diseño es la utilización de metodologías que, partiendo de descripciones a alto nivel de abstracción, generan el sistema digital mediante sucesivos procesos de síntesis automática. En la actualidad, existen entornos comerciales que parten de una descripción del sistema a nivel de transferencia de registros y, mediante una serie de algoritmos de síntesis incorporados en dicha herramienta, generan el esquema físico final del chip. El siguiente proceso de síntesis en incorporarse a esta metodología de diseño comercial es la síntesis de alto nivel en la que se parte de la descripción algorítmica del sistema a diseñar.
Un aspecto importante del proceso de diseño es el alto coste que tiene verificar la presencia de circuitos integrados defectuosos. Para rebajar ese coste, es necesario tener en cuenta criterios de testabilidad durante la fase de diseño.
El objeto de este trabajo de tesis doctoral ha sido el desarrollo de nuevas técnicas de síntesis de alto nivel en las que se añade la testabilidad del circuito resultante a los parámetros a optimizar durante la síntesis, típicamente área y velocidad. Considerando solo esos dos parámetros se obtienen circuitos en los que el esfuerzo de test puede ser muy alto o inviable. La mejora de la testabilidad de los circuitos resultantes puede llevar acarreado un alto coste. La solución a este problema viene dada por algoritmos de síntesis que incluyan la testabilidad del circuito resultante como un parámetro a optimizar conjuntamente con el área y la velocidad.
En la tesis doctoral presentada, los novedosos algoritmos de síntesis de alto nivel desarrollados obtuvieron circuitos altamente testables a un bajo cost
