Resumen de Diseño para testabilidad y tolerancia a fallos en circuitos analógicos
Diego Vázquez García de la Vega
ESTA TESIS ESTA ENMARCADA EN EL CAMPO DEL DISEÑO PARA TESTABILIDAD (DFT) DE CIRCUITOS INTEGRADOS ANALOGICOS. EN ELLA SE HAN PUESTO DE MANIFIESTO LAS DIFICULTADES QUE PRESENTA EL TESTADO DE DICHOS CIRCUITOS, ASI COMO LA NECESIDAD DE DESARROLLAR ESTRATEGIAS DE DFT PARA SIMPLIFICAR Y ALIVIAR EL PROBLEMA DEL TESTADO. SE HA DESARROLLADO UNA ARQUITECTURA Y METODOLOGIA DE DISEÑO PARA LA APLICACION DE TEST ON-LINE Y CONCURRENTE, CONSISTENTE EN EL USO DE UN BLOQUE PROGRAMABLE, UNA CIRCUITERIA LOGICA DE CONTROL Y UN SISTEMA DE MULTIPLEXADO CUYOS REQUERIMIENTOS DE AREA Y CONSUMO DE POTENCIA EXTRAS SON MUCHO MENORES QUE LOS REQUERIDOS POR LA ESTRATEGIA DE LA DUPLICACION COMPLETA. SE HA APLICADO A FILTROS ANALOGICOS EN TIEMPO CONTINUO (MOSFET-C) Y DISCRETO (SC). SE HA PROPUESTO UNA ESTRATEGIA DE DFT PARA EL CHEQUEO DE FILTROS BASADA EN UNA CANCELACION POLO-CERO. SU APLICACION HA SIDO DEMOSTRADA EN FILTROS RC-ACTIVOS Y SC. EN CUANTO A LA DIAGNOSIS EN CIRCUITOS QUR UTILIZAN AMPLIFICADORES OPERACIONALES HEMOS PRESENTADO UNA APROXIMACION QUE MEJORA SIGNIFICATIVAMENTE REPORTADAS EN LA LITERATURA. FINALMENTE SE HA DEMOSTRADO LA POSIBILIDAD DE DOTAR A LOS CIRCUITOS ANALOGICOS DE CAPACIDAD SIMULTANEA DE TEST ON-LINE Y TOLERANCIA A FALLOS. TODAS LAS APROXIMACIONES DESARROLLADAS HAN SIDO VALIDADAS MEDIANTE SIMULACIONES Y CON RESULTADOS EXPERIMENTALES MEDIDOS EN PROTOTIPOS INTEGRADOS EN ALGUNOS CASOS.
