Optimizacion de circuitos digitales mediante adicion y eliminacion de redundancias logicas

• Autores: Luis Entrena Arrontes
• Directores de la Tesis: J. Uceda (dir. tes.)
• Lectura: En la Universidad Politécnica de Madrid ( España ) en 1995
• Idioma: español
• Tribunal Calificador de la Tesis: Pedro Manuel Martínez Martínez (presid.), Carlos Alberto López Barrio (secret.), Juan Goicolea (voc.), Salvador Bracho (voc.), Joan Figueras Pamies (voc.)
• Materias:
  • Ciencias tecnológicas
    • Tecnología electrónica
      • Diseño de circuitos
• Texto completo no disponible (Saber más ...)
• Resumen

  • Esta tesis se enmarca en el ámbito de la síntesis lógica y, mas concretamente, en la optimización de circuitos digitales combinacionales y secuenciales sincronos. Los métodos de optimizacion desarrollados se basan en el concepto de redundancia, dando pie a la utilización de algoritmos de generación de vectores de test para la optimizacion lógica. Utilizando este concepto se han desarrollado nuevos algoritmos de optimizacion mediante adicion y eliminacion iterativa de redundancias lógicas. Los resultados experimentales obtenidos con estos nuevos algoritmos superan los obtenidos mediante otras técnicas y permiten la optimizacion de circuitos mas grandes y circuitos secuenciales sincronos sin ninguna restricción en su estructura. Asimismo, estos algoritmos son aplicables tanto a la optimizacion en área como en tiempo de los circuitos digitales.