The multi-state processors
- Autores: Isidro González Martín
- Directores de la Tesis: Mateo Valero Cortés (dir. tes.), Adrián Cristal Kestelman (codir. tes.)
- Lectura: En la Universitat Politècnica de Catalunya (UPC) ( España ) en 2012
- Idioma: español
- Tribunal Calificador de la Tesis: Francisca Quintana Domínguez (presid.), Agustín Fernández Jiménez (secret.), Enrique Vallejo Gutiérrez (voc.)
- Materias:
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- Resumen
El rendimiento de los procesadores de un solo hilo se mantiene como una característica clave para los procesadores. Una de las alternativas populares para lograrlo consiste en explotar el paralelismo a nivel de instrucción (ILP) y enmascarar las largas latencias de memoria mediante el uso de procesadores de grandes ventanas de instrucciones. Tales procesadores se basan en mecanismos de checkpoint para liberar los recursos tan pronto como la instrucción que los usa acabe su ejecución. De esta forma disminuye la presión de los recursos y por ello el aumento de los recursos moderado, suficiente para poner en práctica procesadores de grandes ventanas de instrucciones. La explotación del ILP es una de las direcciones principales para aumentar el rendimiento de los procesadores de un solo hilo. Las arquitecturas de procesadores con ventanas grandes de instrucciones son capaces de explotar más ILP. Sin embargo, las arquitecturas existentes se vuelven inasequibles debido a la naturaleza centralizada de sus estructuras, tales como el buffer de reordenado (ROB), renombrado y el banco de registros. Algunos enfoques han tratado de eliminar la complejidad del ROB a través de check-points a expensas de volver a ejecutar algunas instrucciones en camino correcto después de fallos en la predicción de saltos y excepciones, y por el aumento de la complejidad del banco de registros y sus procesos asociados, tales como el renombrado, asignación y liberación. Esta tesis propone una arquitectura de procesador novel llamada Multi-State processor (MSP) como principal contribución. El MSP se deshace del ROB sin necesidad del uso de estructuras de checkpoint costosas, mientras que permite una recuperación precisa del estado del procesador, lo que evita la re-ejecución de instrucciones en camino correcto. Por otra parte, el MSP presenta una baja complejidad, bajo consumo de energía en la implementación del banco de registros que permite la integración distribuida del renombrado de registros, asignación y liberación. Por ello, el MSP es mucho más escalable que los diseños en el estado del arte. Los resultados mejoran la eficiencia de energía del procesador MSP a pesar de que usa uno más grande (pero aún más simple) banco de registros. Dos técnicas de baja complejidad para hacer frente a los problemas del banco de registros limitado, el tamaño de las colas de loads y stores y el aumento eficaz de la ventana de instrucciones son las contribuciones secundarias de esta tesis. La primera, phantom registers (registros fantasmas), se añaden al MSP y crean registros fantasmas permitiendo que prosiga el renombrado de instrucciones. El manejador de los registros fantasmas está integrado junto con el manejador de estados del MSP evitando el almacenamiento de otras estructuras. El mapeo de registro fantasma a físico es un mapeo de uno-a-uno donde la disponibilidad de registros físicos es detectada en el wakeup. La segunda técnica es un buffer de loads y stores (LSB), una estructura FIFO que alimenta la LSQ, pudiendo ser utilizada en los modernos procesadores OOO, el MSP y en otros procesadores. El LSB no lleva a cabo la desambiguación de memoria ni el store-to-load forwarding, sólo encola para permitir que más instrucciones entren en la ventana. De este modo, las instrucciones de memoria en el LSP se les permite prefetches. La desambiguación de memoria y el store-to-load forwarding se realiza en una cola estándar de loads y stores.
