Disseny de memories d'instruccions per a processadors segmentats
- Autores: Teodor Maria Jove Lagunas
- Lectura: En la Universitat Politècnica de Catalunya (UPC) ( España ) en 1989
- Idioma: español
- Tribunal Calificador de la Tesis: José María Llaberia Griño (presid.), Clemente Rodríguez Lafuente (secret.), Jordi Aguiló Llobet (voc.), Antonio González Colás (voc.), Emilio Luque Fadón (voc.)
- Materias:
- Texto completo no disponible (Saber más ...)
- Resumen
En l'actualitat, els avenços en l'escala d'integració de circuits permeten l'inclusió de centenars de milers de transistors dins d'un mateix chip. Aquest fet está afectant el disseny de processadors permetent la integració de mecanismes que fan augmentar el rendiment del processador. Uns d'aquests mecanismes és la inclusió d'estructures de memòria que permetin tenir aprop del processador aquell tipus d'informació que més freqüentment necessita.
En aquest treball es presenta un mecanisme basat en una memòria d'instruccions de salt que permet executar els salts amb cost nul en processadors segmentats.
En segon lloc presenta una tècnica basada en una petita memòria interna d'instruccions que permet eliminar els conflictes que apareixen en l'accés a memòria de processadors segmentats tipus RISC.
Finalment, proposen una tècnica de disseny de memòries d'instruccions mitjançant memòria dinàmica, sense refrescament.
