Implementación en fpga de la transformada rápida de fourier con aritmética on-line
- Autores: A. Pérez Pascual
- Directores de la Tesis: Javier Valls (dir. tes.)
- Lectura: En la Universitat Politècnica de València ( España ) en 2002
- Idioma: español
- Tribunal Calificador de la Tesis: Antonio García Guerra (presid.), Marcos Antonio Martínez Peiró (secret.), Francisco Javier Gómez Arribas (voc.), José Ángel Ezquerra Ventosa (voc.), Antonio García Ríos (voc.)
- Materias:
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- Resumen
La aritmética on-line se utiliza en el diseño VLSI para acelerar los procesadores digitales de la señal. Esto es debido a que evita la propagación de acarreo inherente a los sistemas que utilizan la representación numérica en complemento a dos. Por ello la frecuencia de funcionamiento de estos circuitos aumenta y, además, se independiza del tamaño de palabra que se está procesando.
En esta Tesis Doctoral se ha evaluado la viabilidad del uso de la aritmética on-line en el diseño con dispositivos FPGA. Para ello se ha elegido como aplicación la implementación de procesadores FFT. Concretamente se han desarrollado circuitos multiplicadores de números complejos que combinan la aritmética on-line con la aritmética distribuida, operadores butterfilies y arquitecturas completas de procesadores FFT.
En todos los casos se ha adaptado la estructura del operador a la del dispositivo, de forma que se han obtenido circuitos con mínima profundidad de lógica que alcanzan la máxima velocidad que permite la tecnología de implementación seleccionada. Para asegurar las prestaciones de los operadores desarrollados.
Se ha realizado una librería de cores utilizando emplazamiento relativo para las familias XC4000 y Virtex de Xilinx.
