Planificación en sistemas multiprocesadores de tiempo real

• Autores: Sergio Sáez Barona
• Directores de la Tesis: Juan Antonio Vila Carbó (dir. tes.)
• Lectura: En la Universitat Politècnica de València ( España ) en 2000
• Idioma: español
• Tribunal Calificador de la Tesis: Alfons Crespo i Lorente (presid.), José Ismael Ripoll Ripoll (secret.), Jesús José Labarta Mancho (voc.), Juan Zamorano (voc.), Alejandro Alonso Muñoz (voc.)
• Materias:
  • Ciencias tecnológicas
    • Tecnología de los ordenadores
      • Sistemas en tiempo real
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• Resumen

  • En esta tesis se estudian los posibles esquemas de planificación en sistemas multiprocesadores para una carga de tiempo real compleja, compuesta por tareas periódicas, aperiódicas y esporádicas, así como una arquitectura para dar soporte hardware a la planificación de dichos tipos de carga.

    Inicialmente se proponen en está tesis dos posibles esquemas de planificación para la ejecución de la carga crítica del sistema, compuesta por tareas periódicas. Los esquemas propuestos están basados en esquemas de asignación de tareas, en sus versiones estática y dinámica. En los esquemas de asignación estática se propone un algoritmo de asignación, basado en los algoritmos de empaquetado clásicos, que realizará una asignación de las tareas periódicas a los procesadores del sistema en la etapa de diseño, utilizando para ello tests de planificabilidad suficientes y necesarios.

    Ene ste sentido, se analiza en el trabajo la problemática de extender los algoritmos de asignación al nuevo modelo de carga y al uso de los antedichos tests de planificabilidad. En los esquemas basados en asignación dinámica de tareas, se evalúa la viabilidad los algoritmos existentes y se proponen dos nuvos algoritmos que permitan paliar los inconvenientes observados.

    Con el ifn de abordar la planificación de la carga opcional, compuesta por tareas esporádicas y aperiódicas, se proponen en este trabajo dos esquemas para la planificación de dicha carga que permitirán la planificación conjunta de tareas críticas y aperiódicas, sin poner en peligro los plazos de entrega de las primeras. En el trabajo se evalúa la adecuación de permitir la migración de código entre procesadores a fin de reducir el tiempo de respuesta de las tareas aperiódicas.

    Finalmente, se propone una arquitectura para un coprocesador de planificación capaza de soportar el modelo de carga propuesto, eliminando la sobrecarga de planficación de los procesadores p