Performance driven layout generation for logic blocks

• Autores: Antonio José Velasco González
• Directores de la Tesis: J. Carrabina (dir. tes.)
• Lectura: En la Universitat Autònoma de Barcelona ( España ) en 1998
• Idioma: español
• Tribunal Calificador de la Tesis: Joan Figueras Pamies (presid.), Lluís Ribas Xirgo (secret.), Daniel Auvergne (voc.), Lluís Terés Terés (voc.), Jordi Riera Baburés (voc.)
• Materias:
  • Ciencias tecnológicas
    • Tecnología de los ordenadores
      • Arquitectura de ordenadores
    • Tecnología electrónica
      • Diseño de circuitos
• Texto completo no disponible (Saber más ...)
• Resumen

  • En este trabajo se muestra que la generación automática de layout es una alternativa viable para la obtención del layout final de un circuito. Se elimina la necesidad de bibliotecas de celdas, y por tanto, la síntesis lógica deja de estar limitada a las funciones disponibles en dichas bibliotecas.

    Se ha desarrollado la herramienta PlayGen, que se ha incorporado en un flujo de diseño que permite transformar descripciones lógicas de alto nivel en layout. Esta herramienta incorpora una nueva estrategia para maximizar el número de conexiones por adyacencia entre pares de transistores. La fase de dimensionamiento incorpora un modelo RC distribuido con extracción empirica de parámetros que consigue errores inferiores al 10%. Se han tenido en cuenta los elementos de disipación de potencia, con reducciones entre el 2% y el 12%. El posicionamiento de las celdas se realiza con una versión mejorada de "stochastic evolutión", que consigue reducciones en la función de coste del 12% respecto a los circuitos obtenidos mediante TW6.0.