Generacio de vectors de test per circuits mos a nivel interruptor

• Autores: Carles Ferrer
• Lectura: En la Universitat Autònoma de Barcelona ( España ) en 1989
• Idioma: español
• Tribunal Calificador de la Tesis: Jordi Aguiló Llobet (presid.), Lluís Terés Terés (secret.), Salvador Bracho (voc.), José María Quintana Toledo (voc.), Teresa Osés (voc.)
• Materias:
  • Física
    • Electrónica
      • Circuitos integrados
  • Ciencias tecnológicas
    • Tecnología electrónica
      • Diseño de circuitos
• Texto completo no disponible (Saber más ...)
• Resumen

  • Este trabajo profundiza en el estudio de la problematica de la generacion de vectores de test para circuitos integrados mos, desarrollando especificamente para ellos un algoritmo generador de secuencias de test a nivel interruptor, el cual resulta aplicable a un amplio conjunto de logicas mos. El circuito es partido en modulos a partir de los nodos del circuito que controlan las puertas de los transistores. Cada uno de los modulos es representado mediante un grafo no orientado, que describe tanto la bidireccionalidad del transistor como las diferentes logicas mos, de manera que resulta mas facil desarrollar un generador que se adapte a todas ellas. Las diferentes combinaciones de entradas requeridas en las distintas fases del algoritmo son encontradas mediante la busqueda de caminos simples de corte o conduccion sobre el grafo que representa la red de transistores. La estrategia de generacion sigue la filosofia podem, ya que se adapta mucho mejor en este caso. Por ultimo los resultados obtenidos mejoran los obtenidos hasta el momento para la generacion de vectores de test a nivel interruptor, a la vez que son comparables con los que presentan los generadores que trabajan a nivel logico.