Mecanismos de planificacion dinamica de flujos de instrucciones para la mejora del rendimiento de arquitecturas superescalares multiflujo

• Autores: Miquel Nicolau Vila
• Directores de la Tesis: Teodor Jové Lagunas (dir. tes.)
• Lectura: En la Universitat Ramon Llull ( España ) en 1996
• Idioma: español
• Tribunal Calificador de la Tesis: Daniel Cabedo Puy (presid.), Miquel Bertrán i Salvans (secret.), Jean-Xavier Rampon (voc.), Víctor Viñals Yufera (voc.), José María Llaberia Griño (voc.)
• Materias:
  • Ciencias tecnológicas
    • Tecnología de los ordenadores
      • Arquitectura de ordenadores
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• Resumen

  • En este trabajo se proponen una serie de algoritmos que pretenden mejorar el rendimiento de las arquitecturas superescalares. Estos algoritmos superescalares multiflujo permiten ejecutar en paralelo múltiples flujos de instrucciones sobre un único procesador. Estas arquitecturas han sido propuestas para poder explorar todo el paralelismo que pueden soportar las arquitecturas superescalares actuales. El bajo paralelismo extraíble de los flujos de instrucciones hace que dificilmente, se puedan ejecutar, de media, mas de dos instrucciones en paralelo. Las dependencias de datos y de control restringen considerablemente la ejecucion paralela de programas. Gracias a la incorporacion de flujos independientes sobre un mismo procesador, el grado de paralelismo extraible sera muy superior. Al ejecutar multiples flujos de instrucciones, es necesario implementar algun tipo de mecanismo que permita escoger, en cada ciclo de fletch, el flujo o flujos de donde leer las nuevas instrucciones. Estos mecanismos estaran guiados por los algoritmos de planificacion dinamica de flujos de instrucciones. Precisamente, el objetivo de este trabajo sera el estudio de este tipo de algoritmos, con el fin de obtener el mejor rendimiento de las arquitecturas superescalares multiflujo.