Evaluación de sistemas de procesamiento paralelo utilizando lenguajes de descripción de hardware
- Autores: Jesús Antonio Cebrián
- Directores de la Tesis: Francisco José de Andrés Rodríguez-Trelles (dir. tes.)
- Lectura: En la Universidad de Valladolid ( España ) en 2011
- Idioma: español
- Tribunal Calificador de la Tesis: Luis A. Bailón Vega (presid.), Juan López Coronado (secret.), José Manuel Cano Izquierdo (voc.), Evaristo Abril Domingo (voc.), Pedro Antonio Martínez Martínez (voc.)
- Materias:
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- Tesis en acceso abierto en: TESEO
- Resumen
El objetivo de la tesis se centra en el análisis de topologías y algoritmos para multiprocesamiento, estudiando herramientas que permitan su evaluación, en particular se utiliza un lenguaje de descripción de hardware, el VHDL. El interés se ha centrado en el comportamiento de la arquitectura, no en los resultados de ejecución de algoritmos.
Especialmente se profundiza en multicomputadores con un número elevado de procesadores basados en paso de mensajes. Los resultados se prevé que también se puedan aplicar al multiprocesamiento mediante un reducido número de procesadores, así como a sistemas masivamente paralelos basados en memoria compartida.
Se trata de un simulador dirigido por generadores sintéticos algorítmicos:
La metodología se basa en modelar el comportamiento del programa de forma que no se ejecuten instrucciones de procesamiento sino que se deja transcurrir el tiempo de su ejecución. Sí se generan referencias para el sistema de memoria o interconexión. Igualmente el sistema de interconexión no envía mensajes realmente, sino que transmite información sobre los mensajes de forma que se pueda conocer el comportamiento de la red.
