Resumen de On the digital design and verification of pixel detector asics for fast timing applications and other fields of science
La producción en masa de circuitos integrados de gran complejidad y área requiere el uso de herramientas y metodologías de diseño y verificación digital, con el propósito de mejorar la fiabilidad de los diseños, favorecer la escalabilidad de los proyectos y automatizar los procedimientos de prueba. Este trabajo se centra en el diseño y verificación de circuitos digitales implementados en chips de lectura de detectores píxel.
La contribución principal consiste en el diseño, implementación y verificación, mediante el uso de herramientas digitales, de una red de distribución de reloj (en inglés, Clock Distribution Network o CDN) para FastICpix, un detector píxel híbrido capaz de procesar fotones individualmente. Esta red distribuye una referencia temporal de baja frecuencia (decenas de MHz) a la matriz de píxeles, un reloj que se usa en el mecanismo de etiquetado temporal de la llegada de fotones.
FastICpix se adapta en área y tamaño de píxel para optimizar la captura de carga eléctrica según la aplicación, y proporciona una fina resolución temporal en la detección de fotones individuales (Single Photon Time Resolution o SPTR del orden de 10 ps). Para cumplir estos requisitos, la red se puede escalar en área y adaptar al tamaño del píxel; y proporciona un fino ajuste de fase (resolución de 20 ps) en la distribución del reloj.
Aunque el diseño que se propone no ha sido fabricado en silicio por el momento, se presentan simulaciones digitales anotadas con los retrasos de propagación asociados a las capacidades y resistencias parásitas presentes en el circuito, que ha sido implementado en el nodo de 65nm. Estas simulaciones corresponden al escenario más complejo, el chip de mayor área (3x3 cm2 ), ya que en este caso hay un mayor número de contribuciones a los errores temporales y, por tanto, supone el mayor desafío para obtener la resolución temporal necesaria en la red. La arquitectura seleccionada cumple con los requisitos de resolución temporal bajo todas las condiciones de variación de Proceso, Voltaje y Temperatura (PVT) consideradas, y el consumo de potencia estimado de la red no es la contribución dominante en el consumo total del chip. Se proporciona pautas para escalar este diseño al resto de geometrías contempladas en el proyecto FastICpix.
Por otro lado, también se ha implementado una estructura de verificación, basada en la Metodología Universal de Verificación (UVM por las siglas en inglés, Universal Verification Methodology), para el Detector de Trayectorias de CLIC (CLIC Tracker Detector o CLICTD), un sensor monolítico segmentado y chip de lectura destinado al detector de silicio de trayectorias para el experimento Colisionador Linear Compacto (Compact Linear Collider o CLIC). Este chip ha sido fabricado en un proceso de imagen CMOS de 180nm modificado. La aplicación de esta verificación exhaustiva y automatizada permitió corregir pequeños errores de diseño, lo cual contribuyó a la exitosa operación del chip una vez fabricado
