Scalable parallel architectures on reconfigurable platforms

• Autores: David Castells Rufas
• Directores de la Tesis: J. Carrabina (dir. tes.)
• Lectura: En la Universitat Autònoma de Barcelona ( España ) en 2016
• Idioma: inglés
• Tribunal Calificador de la Tesis: Eugenio Villar Bonet (presid.), Lionel Torres (secret.), Emilio Luque Fadón (voc.)
• Materias:
  • Ciencias tecnológicas
    • Tecnología de los ordenadores
      • Arquitectura de ordenadores
• Enlaces
  • Tesis en acceso abierto en:  TESEO  DDD 
• Resumen

  • Els últims avenços en els sistemes reconfigurables han fet possible que les darreres famílies de FPGAs tinguin prou recursos per permetre la implementació de sistemes multiprocessadors utilitzant més de 100 nuclis (soft-core) en una única FPGA. En aquesta tesis presento com implementar solucions basades en aquests sistemes i dos escenaris on aquests sistemes tenen interès. Les FPGAs s’utilitzen cada vegada més en la computació d’altes prestacions ja que poden arribar a oferir més eficiència energètica que altres arquitectures com ara CPUs o GPGPUs. Tanmateix, la baixa programabilitat d’aquests sistemes, fruit de l’ús de llenguatges HDL és un inconvenient que limita la seva adopció. La introducció recent de fluxos de disseny per FPGA basats en OpenCL és un avenç per reduir la dificultat de programació, però malgrat tot, produeix arquitectures de propòsit específic que no poden reutilitzar-se per altres aplicacions a no ser que es reconfiguri la plataforma. Construint many-soft-cores que utilitzin acceleradors simples es poden aconseguir prestacions i eficiència energètica i tot i així, encara disposar d’un sistema útil per executar altres aplicacions. Per fer-ho possible les eines de disseny actual per FPGA s’han complementat per afegir suport per construir arquitectures many-soft-core, proporcionar models de programació paral·lels i mètodes eficients per analitzar i optimitzar els dissenys. Per altra banda, es mostra com els mateixos mètodes es poden utilizar per desenvolupar un sistema de temps real i alts nivells de seguretat mitjançant l’aïllament de tasques en els diferents nuclis del sistema.