Resumen de Validación de sistemas tolerantes a fallos mediante inyección de fallos en modelos VHDL
La presente tesis aborda el problema de la Validación experimental de Sistemas Tolerantes a Fallos basados en la Inyección de Fallos sobre modelos VHDL, En primer lugar se ha realizado un estudio del estado del arte de la inyección de fallos en sistemas de computadores, resaltando las técnicas más utilizadas, sus características principales y algunas herramientas diseñadas para llevarlas a término. Se hace especial hincapié en la inyección mediante simulación.
Se ha generado un conjunto de modelos de fallos para ser implementados con el lenguaje VHDL en el proceso de inyección. Se ha trabajado en dos grupos de niveles de abstracción: el nivel lógico/RTL y el nivel algorítmico.
El primero abarca las descripciones estructurales del lenguaje VHDL, mientras que el segundo está relacionado con las descripciones comportamentales.
Se ha aplicado una metodología bottom-up en la generación de los modelos, partiendo del estudio del conocimiento del mecanismo físico que origina el fallo y viendo los efectos en los sucesivos nievles de abstracción.
Se estudian modelos tanto para fallos permanentes como para transitorios, haciendo especial énfasis en la tecnología CMOS.
Se ha mostrado las buenas relaciones que es posible establecer entre el lenguaje VHDL y la técnica de inyección de fallos en simulación. En la primera parte se presentan brevemente las características generales del lenguaje VHDL, subrayando algunos aspectos de interés del mismo. En una segunda parte se describen varios mecanismos de inyección de fallos susceptibles de ser implementados en los modelos VHDL. Se desarrolla con detalle la implementación de estas técnicas, describiendo tanto las arquitecturas estructurales como las comportamentales de los componentes inyectores.
Por último se efectúa un análisis comparativo de las distintas técnicas de inyección planteadas, resaltando sus ventajas e inconvenientes.
Se ha diseñado también una herr
