Diseño jerárquico de un procesador RISC educacional mediante el uso de un HDL
- Autores: Pedro Joaquín Gil Vicente, Ginés Benet Gilabert, Vicente Atienza Vanacloig, Juan José Serrano Martín
- Localización: Diseño de circuitos integrados: actas del VI Congreso. Santander, 11/15 de noviembre de 1991, 1991, ISBN 84-87412-61-0, págs. 243-248
- Idioma: español
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Resumen
En el presente trabajo se aborda el diseño de un pequeño procesador RISC educacional y un conjunto reducido de instrucciones, para su implementación en circuitos EPLD's.
La arquitectura RISC (Reduced Instruction Set Computer), surgida en la década de los 80, ha producido un gran impacto en el diseño de los microprocesadores comerciales. La mayor simplicidad de estos procesadores y las buenas prestaciones de los mismos han hecho que hoy en día sean los procesadores más extendidos.
Para el diseño se han utilizado técnicas de diseño jerárquico y se ha empleado en la especificación de algunos de sus bloques un lenguaje de descripción de hardware (HDL) [1,2].
El presente trabajo se ha dividido en 4 apartados. En el primero se describe la arquitectura y estructura de bloques internos del procesador RISC desarrollado. A continuación se describe su juego de instrucciones, para seguir con la metodología de diseño utilizada. Posteriormente se describe una primera implementación realizada con las herramientas disponibles en la actualidad en el Departamento, y por último se describen las conclusiones.
