Y. Torroja, Eduardo Torre Arnanz, Teresa Riesgo, I Pompa, J. Uceda
En este trabajo se presenta un interface gráfico para la específicación y síntesis de máquinas de estados finitos. Partiendo de una descripción gráfica mediante un diagrama de estados, la herramienta verifica si la especificación es correcta y extrae un modelo VHDL, así como un esquemático de una solución particular (para el entorno de diseño utilizado) mediante una PLA y registros de estado.
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