Evaluación de estilos decriptivos VHDL a nivel RT en entornos de síntesis automática

• Autores: Luis Berrojo, Pablo Pedro Sánchez Espeso, Eugenio Villar Bonet
• Localización: VIII Congreso Diseño de Circuitos Integrados: Málaga, 9 al 11 de noviembre de 1993, 1993, págs. 117-122
• Idioma: español
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• Resumen

  • En este trabajo se presentan diversos estilos de modelado de sistemas digitales a nivel RT, en VHDL. Estas descripciones han sido generadas automáticamente por la herramienta de síntesis de alto nivel PSAL2, y son aceptadas por herramientas comerciales de síntesis RT-lógica. Se citan aquellos parámetros mediante los cuales dichas descripciones pueden ser configuradas para su empleo por cada una de ellas y las diferencias en el código generado para cada herramienta. Además, se presenta un análisis comparativo de los resultados que las herramientas de síntesis RT-lógica comerciales obtienen a partir de los estilos propuestos.