Clock period minimization of semi-synchronous circuits by gate-level delay insertion

• Autores: Tomoyuki Yoda, Atsushi Takahashi
• Localización: IEICE transactions on fundamentals of electronics, communications and computer, ISSN 0916-8508, Vol. 82, Nº. 11, 1999, págs. 2383-2389
• Idioma: inglés
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