A power and delay optimization method using input reordering in cell-based CMOS circuits

• Autores: Masanori Hashimoto, Hidetoshi Onodera, Keikichi Tamaru
• Localización: IEICE transactions on fundamentals of electronics, communications and computer, ISSN 0916-8508, Vol. 82, Nº. 1, 1999, págs. 159-166
• Idioma: inglés
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