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Aportaciones a la verificación formal de circuitos secuenciales

  • Autores: Héctor Navarro Botello
  • Directores de la Tesis: Juan Antonio Montiel Nelson (dir. tes.)
  • Lectura: En la Universidad de Las Palmas de Gran Canaria ( España ) en 2006
  • Idioma: español
  • Tribunal Calificador de la Tesis: Antonio Núñez Ordóñez (presid.), Antonio Hernández Ballester (secret.), Eugenio Villar Bonet (voc.), Eduardo Torre Arnanz (voc.), Bicho Dos Santos Marcelino (voc.)
  • Materias:
  • Texto completo no disponible (Saber más ...)
  • Resumen
    • A pesar de que la industria se centra únicamente en general herramientas para facilitar la verificación funcional, lo cierto es que hoy en día las técnicas de verificación formal están despertando un creciente interés en la comunidad científica.

      La presente tesis se centra en la generación de vectores de máxima cobertura para la validación funcional de sistemas secuenciales descritos a nivel RTL. Estos vectores podrán ser empleados tanto en el proceso de verificación como en el test de los microcircuitos fabricados.

      Para generar vectores de calidad, es necesario resolver los siguientes problemas:

      1,- Modelar el comportamiento del sistema combinacional matemáticamente. Se presenta en primer lugar, un estudio teórico delos modelso básicos empleados en la caracterización lineal de puertas lógicas. Con un interés menos teórico y más pragmático, se presenta un novedoso modelo de alto nivel para el multiplexor. Este modelo ofrece una complejidad menor que el de referencia y resulta, considerablemente, más eficiente.

      2,- Describir el problema de justificación de estados que plantea el circuito secuencial y definir los parámetros de calidad con el fin de optimizar la bondad de los vectores a obtener.

      Se presenta una metodología que permite obtener en un sólo paso, el conjunto de vectores de entrada que permite que el sistema secuencial ejecute la secuencia de estados óptima; siendo esta última aquella que satisface las condiciones impuestas en el menor número de ciclos de reloj.

      La metodología de paso único permite evitar el proceso iterativo que conlleva la forma tradicional de resolver el problema de justificación de estados.

      3,- Resolver el problema final que se deriva de la justificación de estados, y que consta de un problema de optimización condicionado a un problema de satisfabildiad.

      Con el fin de reducir sustancialmente la complejidad de este problema se presentan dos aportaicones independientes que eliminan


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