Post-Layout Transistor Sizing for Power Reduction in Cell-Based Design

• Autores: Masanori Hashimoto, Hidetoshi Onodera
• Localización: IEICE transactions on fundamentals of electronics, communications and computer, ISSN 0916-8508, Vol. 84, Nº 11, 2001, págs. 2769-2777
• Idioma: inglés
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