Análisis comparativo de tres técnicas de simulación de fallos

• Autores: Y. Torroja, Teresa Riesgo, Eduardo Torre Arnanz, J. Uceda
• Localización: Diseño de circuitos integrados: actas del VI Congreso. Santander, 11/15 de noviembre de 1991, 1991, ISBN 84-87412-61-0, págs. 39-44
• Idioma: español
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• Resumen

  • En este trabajo se presentan tres técnicas diferentes de simulación de fallos para circuitos combinacionales y un análisis comparativo de sus prestaciones. El objetivo final será la elección del simulador de fallos adecuado para ser integrado en un sistema completo de generación de vectores de test. Estos simuladores se han desarrollado para trabajar con circuitos combinacionales o secuenciales dotados de diseño Scan, descritos a nivel de puerta lógica, siendo el modelo de fallo utilizado el "stuck-at-0,1". Se analizarán los resultados obtenidos sobre los circuitos ISCAS para conjuntos de vectores generados de forma aleatoria.