Periodo de publicación recogido
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Failure Trace Analysis of Timed Circuits for Automatic Timing Constraints Derivation
Tomoya Kitai, Tomohiro Yoneda, Chris Myers
IEICE transactions on information and systems, ISSN 0916-8532, Vol. 88, Nº 11, 2005, págs. 2555-2564
Partial Order Reduction for Timed Circuit Verification Based on Level Oriented Model
Tomoya Kitai
IEICE transactions on information and systems, ISSN 0916-8532, Vol. 86, Nº 12, 2003, págs. 2601-2611
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