A High-Performance/Low-Power On-Chip Memory-Path Architecture with Variable Cache-Line Size

• Autores: K. Inoue, K. Kai, K. Murakami
• Localización: IEICE transactions on electronics, ISSN 0916-8524, Vol. 83, Nº 11, 2000, págs. 1716-1723
• Idioma: inglés
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