Nozomu Togawa

• Artículos de revistas (9)

• Artículos de revistas

  • A Retargetable Simulator Generator for DSP Processor Cores with Packed SIMD-type Instructions

    Nozomu Togawa

    IEICE transactions on fundamentals of electronics, communications and computer, ISSN 0916-8508, Vol. 86, Nº 12, 2003, págs. 3099-3109

    

  • A Hardware/Software Partitioning Algorithm for Processor Cores with Packed SIMD-Type Instructions

    Nozomu Togawa

    IEICE transactions on fundamentals of electronics, communications and computer, ISSN 0916-8508, Vol. 86, Nº 12, 2003, págs. 3218-3224

    

  • A Hardware/software consynthesis system for processor cores with content addressable memories

    Nozomu Togawa

    IEICE transactions on fundamentals of electronics, communications and computer, ISSN 0916-8508, Vol. 86, Nº 5, 2003, págs. 1082-1092

    

  • Area and Delay Estimation in Hardware/Software Cosynthesis for Digital Signal Processor Cores

    Nozomu Togawa

    IEICE transactions on fundamentals of electronics, communications and computer, ISSN 0916-8508, Vol. 84, Nº 11, 2001, págs. 2639-2647

    

  • A New Hardware/Software Partitioning Algorithm for DSP Processor Cores with Two Types of Register Files

    Nozomu Togawa

    IEICE transactions on fundamentals of electronics, communications and computer, ISSN 0916-8508, Vol. 84, Nº 11, 2001, págs. 2802-2807

    

  • An Area/Time Optimizing Algorithm in High-Level Synthesis of Control-Based Hardwares

    Nozomu Togawa

    IEICE transactions on fundamentals of electronics, communications and computer, ISSN 0916-8508, Vol. 84, Nº 5, 2001, págs. 1166-1176

    

  • A Hardware/Software Cosynthesis System for Digital Signal Processor Cores with Two Types of Register Files

    Nozomu Togawa

    IEICE transactions on fundamentals of electronics, communications and computer, ISSN 0916-8508, Vol. 83, Nº 3, 2000, págs. 442-451

    

  • A hardware/software cosynthesis system for digital signal processor cores

    Nozomu Togawa, Masao Yanagisawa, Tatsuo Ohtsuki

    IEICE transactions on fundamentals of electronics, communications and computer, ISSN 0916-8508, Vol. 82, Nº. 11, 1999, págs. 2325-2337

    

  • A depth-constrained technology mapping algorithm for logic-blocks composed of tree-structured LUTs

    Nozomu Togawa, Koji Ara, Masao Yanagisawa

    IEICE transactions on fundamentals of electronics, communications and computer, ISSN 0916-8508, Vol. 82, Nº. 3, 1999, págs. 473-482

    

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