InstitucionesÁrea de conocimientoIdentificadores de autorPeriodo de publicación recogido
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Petrify: a tool for manipulation concurrent specifications and synthesis of asynchronous controllers
Jordi Cortadella Fortuny, Michael Kishinevsky, Alex Kondratyev
IEICE transactions on information and systems, ISSN 0916-8532, Vol. 80, Nº. 3, 1997, págs. 315-325
Síntesis de máquinas de control para circuitos asíncronos
Oriol Roig, Enric Pastor, Rosa M Badia, Jordi Cortadella Fortuny
VIII Congreso Diseño de Circuitos Integrados: Málaga, 9 al 11 de noviembre de 1993, 1993, págs. 326-331
Achilles: sistema de síntesis de alto nivel para circuitos asíncronos
Jordi Cortadella Fortuny, Rosa M Badia, Enric Pastor, Abelardo Pardo
VII Congreso de Diseño de Circuitos Integrados: 3, 4 y 5 de noviembre de 1992, Toledo, España : actas, 1992, págs. 357-362
Optimización del tiempo de ciclo en la planificación de operaciones
Jordi Cortadella Fortuny, Rosa M Badia
Diseño de circuitos integrados: actas del VI Congreso. Santander, 11/15 de noviembre de 1991, 1991, ISBN 84-87412-61-0, págs. 275-280
Executing zero-delay branches with a Branch Target Buffer in a RISC processor
Teodor Jové Lagunas, Jordi Cortadella Fortuny
Mini and Microcomputers and their applications / Emilio Luque Fadón (ed. lit.), 1988, págs. 373-376
Etnología de la península ibérica
P. Bosch Gimpera, Jordi Cortadella Fortuny (ed. lit.)
Urgoiti Editores, 2003. ISBN 84-933398-0-6
Mecanismos para la ejecución eficiente de los saltos en arquitecturas RISC
Jordi Cortadella Fortuny
Algorithmic techniques for physical design: macro placement and under-the-cell routing
Tesis doctoral dirigida por Jordi Cortadella Fortuny (dir. tes.), Jordi Petit Silvestre (codir. tes.). Universitat Politècnica de Catalunya (UPC) (2020).
Synthesis of variability-tolerant circuits with adaptive clocking
Tesis doctoral dirigida por Jordi Cortadella Fortuny (dir. tes.). Universitat Politècnica de Catalunya (UPC) (2019).
Logic decomposition and adaptive clocking for the optimization of digital circuits
Tesis doctoral dirigida por Jordi Cortadella Fortuny (dir. tes.). Universitat Politècnica de Catalunya (UPC) (2019).
Algorithms and methodologies for lnterconnect reliability analysis of lntegrated circuits
Tesis doctoral dirigida por Jordi Cortadella Fortuny (dir. tes.), Sachin S. Sapatnekar (dir. tes.). Universitat Politècnica de Catalunya (UPC) (2017).
Structure discovery techniques for circuit design and process model visualization
Tesis doctoral dirigida por Jordi Cortadella Fortuny (dir. tes.). Universitat Politècnica de Catalunya (UPC) (2017).
Automatic synthesis and optimization of chip multiprocessors
Nikita Nikitin
Tesis doctoral dirigida por Jordi Cortadella Fortuny (dir. tes.). Universitat Politècnica de Catalunya (UPC) (2013).
Automatic pipelining of elastic systems
Tesis doctoral dirigida por Jordi Cortadella Fortuny (dir. tes.). Universitat Politècnica de Catalunya (UPC) (2011).
Perfomance optimization of elastic systems
Tesis doctoral dirigida por Jordi Cortadella Fortuny (dir. tes.). Universitat Politècnica de Catalunya (UPC) (2010).
Towards the automatic synthesis of asynchronous communication mechanisms
Tesis doctoral dirigida por Jordi Cortadella Fortuny (dir. tes.). Universitat Politècnica de Catalunya (UPC) (2010).
Logic synthesis techniques for high-speed circuits
Tesis doctoral dirigida por Jordi Cortadella Fortuny (dir. tes.), Mike Kishinevsky (dir. tes.). Universitat Politècnica de Catalunya (UPC) (2008).
Abstract interpretation techniques for the verification of timed systems
Tesis doctoral dirigida por Jordi Cortadella Fortuny (dir. tes.). Universitat Politècnica de Catalunya (UPC) (2005).
Relative timing based verification of concurrent systems
Tesis doctoral dirigida por Enric Pastor (dir. tes.), Jordi Cortadella Fortuny (dir. tes.). Universitat Politècnica de Catalunya (UPC) (2004).
Structural methods for the synthesis of well-formed concurrent specificantions
Tesis doctoral dirigida por Jordi Cortadella Fortuny (dir. tes.). Universitat Politècnica de Catalunya (UPC) (2004).
Desing and análisis of variable-delay arithmetic units
Tesis doctoral dirigida por Jordi Cortadella Fortuny (dir. tes.). Universitat Politècnica de Catalunya (UPC) (2001).
Loop pipelining with resource and timing constraints
Tesis doctoral dirigida por Jordi Cortadella Fortuny (dir. tes.). Universitat Politècnica de Catalunya (UPC) (1996).
Structural methods for the synthesis of asynchronous circuits from signal transition graphs
Tesis doctoral dirigida por Jordi Cortadella Fortuny (dir. tes.). Universitat Politècnica de Catalunya (UPC) (1996).
High-level and logic synthesis techniques for low power
Tesis doctoral dirigida por Jordi Cortadella Fortuny (dir. tes.). Universitat Politècnica de Catalunya (UPC) (1996).
Reducing the impact of register pressure on software pipelined loops
Tesis doctoral dirigida por Jordi Cortadella Fortuny (dir. tes.). Universitat Politècnica de Catalunya (UPC) (1996).
Sintesi d'alt nivell de circuits asincrons
Tesis doctoral dirigida por Jordi Cortadella Fortuny (dir. tes.). Universitat Politècnica de Catalunya (UPC) (1994).
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